Die Column Address Strobe Latency (CL oder CAS Latency) bezeichnet die Anzahl der Taktzyklen, die ein RAM-Baustein benötigt, um die Daten zu verarbeiten, die während der Column Address Strobe geliefert werden, bevor der Baustein weitere Daten  verarbeiten kann oder das Resultat abliefert. DRAM-Bausteine sind matrixförmig organisiert in Spalten (Columns) und Reihen (Rows). Die Column Address Strobe ist hierbei die Signalleitung für Spaltenadressen.  Die Anzahl der Speichertaktzyklen die vergehen, bis eine gültige Spaltenadressierung erfolgt, bezeichnet man als Latenz der Column Address Strobe oder eben Column Address Strobe Latency. 

Row Address Strobe Latency
Es gibt noch weitere solcher Latenzen: die Row Address Strobe  Latency (RAS Latency) bezeichnet die Anzahl der Speichertaktzyklen die benötigt werden, um eine gültige Reihenadressierung zu erhalten. Ausserdem gibt es noch die RAS zu CAS Latenz. 

Latenzen, Pausenzyklen und Taktperiode
Grundsätzlich gilt: ein RAM-Baustein mit CL4 ist schneller als einer mit CL5. Neben den Latenzen bestimmen  noch die Pausenzyklen über die Geschwindigkeit: einstellbar sind meistens 2 oder 3 Pausenzyklen. Die Taktperiode ist im Prinzip äquivalent zum Taktzyklus - die allgemeine Formel lautet: 
1/Takt * 1000 = Zugriffszeit oder 1 / Zugriffszeit * 1000 = Takt.
Beispielsweise ist ein Speicher mit einer Zugriffszeit von 6 Nanosekunden geeignet für einen Takt von 166 MHz.  Ein weiteres Merkmal eines RAM-Bausteines ist die Speicherbandbreite: PC 2700 bei einem DDR-SDRAM Baustein bedeutet, dass bei einer Frequenz von 166 MHz und einer Speicherbusbreite von 64 Bit (= 8 Byte) ca. 2700 MByte pro Sekunde verarbeitet werden  können.