Der Intel Prozessor Core 2 Duo ist der Nachfolger des Zweikernprozessors Pentium D. Er hat auch 2 Kerne und verbraucht weniger Strom bei mehr Rechenleistung. Er schlägt in fast allen Benchmark-Tests sowohl den Pentium D als auch den Athlon 64 X2 und  verbraucht dabei deutlich weniger Strom.

Ursprung bei Mobilprozessoren und Stromsparer
Der Ursprung des Core 2 Duo liegt bei den Mobilprozessoren. Daher entstand auch die niedrigere  Leistungsaufnahme. Der Core 2 Duo läuft bei relativ geringen Taktraten von beispielsweise 2x1,86 bis 2x2,67 Gigahertz  bzw. 2x2,93 Gigahertz für die Core 2 Extreme Edition und verfügt über einen 4 MB L2 Cache sowie einen 1066 MHz schnellen Front Side Bus (FSB). Weitere Merkmale sind: 

Wide Dynamic Execution und "Spaghetti-Code-Optimierer": Der Intel Core 2 Duo ist ein "Spaghetti-Code-Optimierer": die  Assembler Befehle werden nicht linear abgearbeitet, sondern die Befehle (Macro-Ops) werden in kleinere Einheiten (Micro-Ops) übersetzt, welche in einer anderen Reihenfolge abgearbeitet werden. Diese Reihenfolge wird optimiert nach spekulativen Kriterien.  Stellt sich die Vorausberechnung als falsch heraus wird neu gerechnet. Der Core 2 Duo kann 4 dieser Assembler Befehle gleichzeitig verarbeiten: vierfach-skalar, im Gegensatz zum Pentium 4, der dreifach-skalar ist. Die Pipeline wurde von 31 auf 14  Stufen verkürzt. Die lange Pipeline war beim Pentium 4 der Grund, weshalb die erhöhte Taktzahl kaum Leistungsgewinn erbrachte. 

Micro- und Macro-Ops Fusion
Weitere Neuerungen sind: Micro-Ops-Fusion (häufige Folgen von Micro-Ops werden in einem Micro-Op zusammengefasst), Macro-Ops-Fusion  (Folgen von Assembler Befehlen werden in einer Micro-Op zusammengefasst).

Advanced Digital Media Boost und SSE
128-Bit Streaming-SIMD-Extensions (SSE) Befehle:  die 128-Bit breiten SSE-Befehle können in einem einzigen Takt bewältigt werden, was auch die Load Pipelines entlastet. Es gibt 16 neue SSE(4)-Befehle.

Smart Memory Access
Es wird am  Konzept des FSB festgehalten, der Speichercontroller ist über einen bis zu 1333 MHz schnellen Bus verbunden.

Memory Disambiguation und neue Preftech Einheiten
Die Speicheroperationen werden schneller ausführbar durch "Memory Disambiguation":  Neben der bisherigen Prefetching-Struktur (die CPU lädt  antizipierte Daten in den L2-Cache) gibt es neue Prefetch-Einheiten (2 dynamische L2-Cache-Prefetcher je Kern sowie zwei Daten- und ein Befehls-Prefetcher je Kern).  Da sich die L2-Cache Prefetcher die Kerne jeweils teilen stehen 8 Prefetcher zur Verfügung.

Advanced Smart Cache: leistungsfähigere L2 Caches durch das Konzept des Shared Cache sowie Verdoppelung des Datendurchsatzes zum L1 Cache.